作者:陈炳欣 电子电路渐渐微小,芯片制造商在晶体管设计生产方面遇上的艰难也更加大。1965年摩尔定律与1975年丹纳德定律所建构的几何尺寸按比例增大的时代在转入10纳米后,多年来基于硅的平面器件所构成的技术路线、工艺装备和生产条件,面对根本性调整。转入2014年以来,英特尔、台积电在前进基于14nm/16nmFinFET工艺时都遇上了比以往更大的挑战,而日前韩国三星公司宣告与意法半导体合作积极开展FDSOI生产工艺研发,更加使半导体产业的技术路线图显得扑朔迷离。
国际半导体业转入调整变革期,对于中国企业来说,既是机遇也是挑战。 降低成本是关键 20nm以后主要不存在两条技术路线:Intel和TSMC主导的FinFET技术以及IBM、ST主导的FDSOI技术。
半导体芯片沿着更加小的单位面积、更加细线长、更加低成本、更加低功耗的路径向前演变,有所不同技术节点都有有所不同的技术障碍,人们也不会研发出有有所不同的技术加以解决,比如28nm时代的PolySiON和HKMG。在20nm节点上业界普遍认为FinFET技术尚能不是必需的,但是到了20nm以后则主要不存在两条技术路线:Intel和TSMC主导的FinFET技术以及IBM、ST主导的FDSOI技术。由于Intel和TSMC在IC制造业占有主要地位,FinFET毫无疑问沦为主流。 然而,近年来逻辑芯片工艺在向10纳米节点演变过程中,行进步伐遭遇到了逆风挡住。
英特尔原本预计后半段Haswell的14nm工艺Broadwell处理器于2013年底量产,然而目前量产时程早已延后到2014年下半年,甚至有可能延期至明年才能与消费者见面。台积电的16nm工艺研发也经常有研发不成功的消息爆出。 高昂的成本是目前两家厂商面对的主要问题。
产业界在14nm节点上使用FinFET技术早已基本成共识,至今技术上构建已无大的障碍,重点是要寻找降低成本的有效途径,否则仅有不会有少数低毛利产品可以用得起14nm工艺。清华大学微电子所教授魏少军认为。
EUV光刻机的光刻功率严重不足则是影响FinFET技术在10nm及10nm以下成本过低的主要原因。LamResearch院士RezaArghavani认为,对于半导体生产来说,EUV无法及时引入用于,业界也能使用spacer图形化技术加以构建。
但问题是spacer的工艺步骤必须三次掩膜才能超过效果,这造成生产成本和时间都大幅度减少。所以没EUV,未来的光刻图形化是个问题。
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